引論：我們?yōu)槟砹?3篇電路設(shè)計(jì)論文范文，供您借鑒以豐富您的創(chuàng)作。它們是您寫作時(shí)的寶貴資源，期望它們能夠激發(fā)您的創(chuàng)作靈感，讓您的文章更具深度。
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2仿真結(jié)果及說明
采用SMIC0．18μmCMOS工藝模型，使用Cadence工具對(duì)電路進(jìn)行設(shè)計(jì)，并采用Spectre仿真器模擬電路性能。仿真中，在理想電壓源為1V，理想偏置電流為100nA，室溫為25℃時(shí)，電源上電時(shí)間為5μs，瞬態(tài)仿真時(shí)長(zhǎng)為300μs。振蕩器頻率為1．925MHz，功耗為0．9μW。圖2所示為理想條件下的仿真輸出波形和對(duì)其進(jìn)行freq函數(shù)處理后的頻率曲線，輸出是穩(wěn)定的周期方波，頻率為1．925MHz。
2.1輸出頻率隨溫度的變化標(biāo)簽芯片需在寬范圍環(huán)境溫度下工作。圖3所示為在理想電源電壓和電流基準(zhǔn)下電路輸出頻率隨溫度的變化曲線。
2.2頻率隨電源電壓的變化由于工藝角的影響，電源管理模塊輸出給振蕩器工作的電壓源VDD可能會(huì)產(chǎn)生一些偏差，不是理想的1V。當(dāng)標(biāo)簽芯片距離閱讀器較遠(yuǎn)時(shí)，芯片獲得能量較少，也可能出現(xiàn)VDD偏低的情況。圖4給出了在室溫下，偏置電流無偏移時(shí)，振蕩器輸出頻率隨電源電壓變化的曲線。可以看出，VDD低于0．95V時(shí)，輸出頻率隨VDD降低快速升高，VDD＝0．75V時(shí)，輸出頻率為1．978MHz；VDD＝0．95V時(shí)，輸出頻率出現(xiàn)最小值，為1．923MHz；VDD超過0．95V時(shí)，輸出頻率呈上升趨勢(shì)，當(dāng)VDD到達(dá)1．3V時(shí)，輸出頻率達(dá)到1．941MHz。該條件下，振蕩器在0．75～1．3V電源電壓下偏離理想頻率小于3％。
2.3頻率隨輸入偏置電流的變化與電壓產(chǎn)生偏移的原因一樣，偏置電流也會(huì)產(chǎn)生一定的偏移而影響振蕩器的輸出頻率。圖5給出了輸出頻率隨偏置電流變化的曲線。仿真結(jié)果顯示，偏置電流減少到90nA時(shí)，輸出頻偏小于目標(biāo)3％以上；偏置電流增大到110nA時(shí)，輸出頻偏接近3％。
2.4電源電壓與偏置電流紋波對(duì)輸出頻率的影響反向調(diào)制造成標(biāo)簽芯片接收不到能量的最大時(shí)間長(zhǎng)度為37．5μs，這會(huì)使電源管理模塊提供給振蕩器的電壓源和電流源產(chǎn)生相同頻率的紋波，而輸出頻率的波動(dòng)對(duì)數(shù)字基帶的影響要大于穩(wěn)定的頻率偏差所帶來的影響。當(dāng)電壓源降低100mV，偏置電流降低10nA時(shí)，得到了如圖6所示的振蕩器輸出頻率波動(dòng)波形。圖6中，輸出頻率的波谷是在電源電壓和偏置電流都降低10％時(shí)產(chǎn)生的，最小值是1．864MHz；波形的最大值是1．926MHz，是電源電壓和輸入電流正常時(shí)的輸出頻率。此時(shí)，輸出頻率的相對(duì)誤差為1．64％。
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在本研究中借助GPS體系作為基本授時(shí)體系，因此需要在系統(tǒng)中置入GPS接收機(jī)。GPS接收機(jī)的功能主要體現(xiàn)于兩方面，首先它可以對(duì)精確時(shí)間進(jìn)行有效輸出，另外得到相關(guān)的時(shí)間質(zhì)量信息，同時(shí)可獲取標(biāo)準(zhǔn)時(shí)間信號(hào)。通常情況下將GPS位置精度設(shè)置為10m，將時(shí)間精度設(shè)定為1us，而速度精度則設(shè)定為0.1m/s，更新頻率為1HZ。另外熱開機(jī)時(shí)間可設(shè)定為1s，暖開機(jī)時(shí)間為38s，冷開機(jī)時(shí)間為42s。工作電壓按照實(shí)際要求進(jìn)行匹配。
在系統(tǒng)中加入晶振（MV180），該晶振標(biāo)準(zhǔn)頻率為10MHZ，穩(wěn)定性低于1*10^-10，工作電壓為12V，外部工作電壓為0至5V，參考電壓為5V，工作溫度范圍為-10至60℃，穩(wěn)定性為±2*10^-10，老化率為±3*10^-8/y，預(yù)熱時(shí)間精度低于±1*10^-8（25℃以下），預(yù)熱階段峰值電流消耗應(yīng)低于700mA，靜態(tài)電流消耗應(yīng)低于250mA（25℃以下）。另外置入特定芯片使守時(shí)電路工作得到進(jìn)一步優(yōu)化，芯片選取DAC7512，該芯片電壓需求較低且功耗較小，通常情況下采取施密特觸發(fā)輸入，可對(duì)緩沖電壓進(jìn)行數(shù)模轉(zhuǎn)換并可對(duì)寄存器寫操作進(jìn)行有效控制。
芯片本身可對(duì)數(shù)據(jù)進(jìn)行放大并進(jìn)行緩沖，這樣便可保證信號(hào)輸出的質(zhì)量，使其能夠完整輸出。由于該芯片可將輸出端斷開并斷開緩沖放大器，將固定電阻接入其中使精度輸出放大器可采取軌對(duì)軌的模式進(jìn)行輸出，利用串行接口使得作為通信接口連接，在工作過程中其時(shí)鐘速率可達(dá)30MHz。為了使守時(shí)電路工作完善化可在整個(gè)守時(shí)系統(tǒng)中置入FPGA器件。植入該集成電路芯片可使得系統(tǒng)的靈活性大大增強(qiáng)，由于FPGA具備了高度集成化的特點(diǎn)，規(guī)模大、體積小，具有較低的功耗，且處理迅速，可進(jìn)行反復(fù)編程，因此將其置入系統(tǒng)當(dāng)中可有效控制系統(tǒng)功耗并降低系統(tǒng)應(yīng)用成本。另外FPGA具備了邏輯單元與嵌入式儲(chǔ)存器、乘法器以及高速手法器等，可提供多種協(xié)議保證其適用范圍。在FPGA實(shí)際應(yīng)用過程中開發(fā)軟件先將硬件描述語言及原理圖輸入其中，再編譯為數(shù)據(jù)流，并通過隨機(jī)儲(chǔ)存來確認(rèn)設(shè)計(jì)電路的邏輯關(guān)系。當(dāng)出現(xiàn)斷電情況后隨機(jī)儲(chǔ)存將會(huì)消失，此時(shí)FPGA也就變成了白片，那么可結(jié)合隨機(jī)儲(chǔ)存器中的差異來得到不同的設(shè)計(jì)電路邏輯關(guān)系從而得到可編程特性。
篇3
L1為共模扼流圈（圖2），采用鐵氧體做磁芯，雙線反向并繞，由結(jié)構(gòu)特點(diǎn)，對(duì)中高頻的共模干擾信號(hào)呈現(xiàn)很大阻抗，抑制中高頻共模信號(hào)通過，達(dá)到濾波的目的。理想的共模扼流圈對(duì)差模干擾信號(hào)本無抑制作用，但實(shí)際上繞組線圈之間存在的間隙，也會(huì)產(chǎn)生差模電感，對(duì)差模干擾信號(hào)也有一定的抑制作用。另外共模電感還可以抑制本身不向外發(fā)出電磁干擾，避免影響其他設(shè)備電路工作。共模扼流圈上的電感為儲(chǔ)能元件，在抑制傳導(dǎo)性干擾上有明顯作用，但是電感本身的適用頻率一般不高于50MHz，所以對(duì)高于50MHz的超高頻干擾信號(hào)，我們?cè)谳斎胄盘?hào)線加鐵氧體磁環(huán)來抑制超高頻干擾。
鐵氧體磁環(huán)是一種很常用的濾波材料，它本身屬于能量轉(zhuǎn)換器件，低頻信號(hào)通過時(shí)，鐵氧體磁環(huán)不會(huì)影響數(shù)據(jù)和有用信號(hào)的傳輸，但高頻信號(hào)通過時(shí)，鐵氧體磁環(huán)會(huì)大大增加阻抗，把高頻干擾轉(zhuǎn)換為熱量消耗掉。實(shí)驗(yàn)證明，鐵氧體的確對(duì)濾波電路的濾波效果產(chǎn)生了非常積極的作用。根據(jù)上面的設(shè)計(jì)方案，我們用通過試驗(yàn)做一下驗(yàn)證。試驗(yàn)中，EFT/B信號(hào)U=4KV，分別注入L線和N線，得數(shù)據(jù)如表格1。由表格1的實(shí)驗(yàn)數(shù)據(jù)，我們可以得出，濾波器對(duì)EFT/B干擾信號(hào)有很明顯的抑制效果，不管是差模部分還是共模部分均取得滿意效果。
篇4
2.1振蕩器電路的設(shè)計(jì)振蕩器電路的設(shè)計(jì)見圖6。由于在設(shè)計(jì)時(shí)始終使L0在整個(gè)工作區(qū)域內(nèi)大于3.6mH，故實(shí)際工作時(shí)，選用了右半邊曲線，即隨著工件內(nèi)孔的磨削，L0逐漸地增大，而USC則逐漸地減小，至此，被加工工件尺寸的變化就轉(zhuǎn)變?yōu)殡妷旱淖兓敵隽恕?.3電信號(hào)的處理電信號(hào)的處理可用圖5所示的框圖來表示。振蕩器作為L(zhǎng)C串聯(lián)諧振回路的交流電源，產(chǎn)生幅度(有效值)為1.1V，頻率為20kHz的正弦波，采用的是LC回路選頻振蕩。整個(gè)振蕩器分三級(jí):第一級(jí)由晶體管BG101及選頻回路(振蕩線圈T1的初級(jí)及電容C104)構(gòu)成;第二級(jí)由晶體管BG102、BG103構(gòu)成的復(fù)合管所組成的功率放大級(jí)組成，這樣可以提高振蕩器的帶負(fù)載能力;第三級(jí)是由大功率晶體管BG104所組成的輸出級(jí)。開機(jī)后，+12V電壓經(jīng)過電阻R101限流，使穩(wěn)壓管產(chǎn)生6V的穩(wěn)定電壓，流過穩(wěn)壓管D101的電流。這一穩(wěn)定的6V電壓作為振蕩管BG101集電極的電源，C101的作用是消除穩(wěn)壓管工作時(shí)的噪聲。這一6V的電壓經(jīng)過電阻R102的作用使BG101基極電位升高，基極電位的升高使發(fā)射極的電位也升高，發(fā)射極通過發(fā)射極電阻R103使選頻回路得電，于是，LC選頻回路就開始產(chǎn)生電磁振蕩，產(chǎn)生各種高次諧波。而其他頻率的振蕩則被抑制掉了。由于振蕩線圈的初級(jí)是在同一個(gè)磁芯上相同方向連續(xù)繞制而成的，所以任何瞬間點(diǎn)B的電壓都比點(diǎn)A的電壓高。正反饋電容C103的作用是使BG101的基極電壓繼續(xù)上升，這樣就形成了正反饋的作用，故振蕩器得以工作。電容C102與電阻R103的作用均是負(fù)反饋，用以改善正弦波的波形。正弦波經(jīng)振蕩線圈耦合到次級(jí)，送到后級(jí)功率放大，電阻R104與電阻R105構(gòu)成BG102的直流偏置電路，BG102的基極電壓:由于BG103發(fā)射極電位為5.14V，而正弦波的最大值為槡1.12=1.56V，故二極管D102始終處于導(dǎo)通狀態(tài)，其作用是隔離，使信號(hào)無法倒流，電容C110將輸出波形中的直流分量隔去，使送到傳感器中去的為不含直流成分的正弦波。另外，電容C108、電位器W102組成基準(zhǔn)點(diǎn)取樣電路，基準(zhǔn)點(diǎn)的大小可調(diào)整W102得到，基準(zhǔn)點(diǎn)的大小決定了傳感器的前行程量(前行程量為控制儀電表示值，為0μm時(shí)二測(cè)點(diǎn)之間的距離與傳感器為自由狀態(tài)時(shí)二測(cè)點(diǎn)之間距離差的絕對(duì)值)。傳感器電壓線圈的信號(hào)經(jīng)耦合線圈T2，由信號(hào)取樣電位器W104的中心抽頭輸出。輸出信號(hào)也是純凈的正弦波，其幅度隨被加工工件尺寸的變化而變化。
2.2振蕩器輸出信號(hào)的整流濾波振蕩器輸出信號(hào)的整流濾波電路見圖9。由于輸出指示電表采用的是直流電流表，故需把電位器Wl04中心抽頭輸出的正弦波整流成直流信號(hào)，才能去電表指示，二極管D201A與二極管D202A及電容C204、C205就組成了整流濾波電路，三極管BG201、BG202組成的復(fù)合管如前所述一樣是功率放大器，信號(hào)經(jīng)電容C201耦合至BG201的基極，基極電位。信號(hào)由BG202的發(fā)射極輸出，該點(diǎn)的直流電位為7.2－1.4=5.8V。電容C203為隔直電容，將純凈的正弦波信號(hào)電壓送到二極管D201A、D202A去整流，電阻R204與R205組成整流二極管D202A的偏置電路，使D202A與D201A始終處于導(dǎo)通狀，導(dǎo)通后，D202A的正極電位為1.4V(直流)，這樣可提高檢波的靈敏度。信號(hào)電壓由電容C204取出后，由電阻R206、R207送到相加器IC201的反相端，振蕩板上的基準(zhǔn)電壓經(jīng)過另外一路反向極性的整流濾波電路，由電容C210取出后經(jīng)電阻R216、R208也送到相加放大器的反相端，與信號(hào)電壓相加后經(jīng)運(yùn)算放大器IC201作反相放大后由運(yùn)算放大器的6腳輸出。
2.3直流輸出信號(hào)的再處理振蕩器的輸出信號(hào)經(jīng)整流濾波后，由運(yùn)算放大器IC201的6腳輸出，其輸出信號(hào)分4路，分別為高低精度量程轉(zhuǎn)換電路、指示電路、線性補(bǔ)償電路及發(fā)訊電路。運(yùn)算放大器IC201的6腳輸出的一路進(jìn)行高低精度量程的電平比較轉(zhuǎn)換，該控制儀采用單電表來代替雙電表指示，故電表指針的二次回程中，電表滿刻度所代表的量程是不同的(相差10倍)，第一次回程時(shí)，電表滿刻度為500μm(每小格刻度為10μm)，第二次回程時(shí)，電表滿刻度為50μm(每小格刻度為1μm)，指針在50μm處實(shí)現(xiàn)量程的轉(zhuǎn)換。指示電路用發(fā)光二極管指示，指示高低量程擋位，指示磨削尺寸等。線性補(bǔ)償電路帶可調(diào)電位器，安裝在儀表板上供操作者調(diào)節(jié)。
發(fā)訊電路共有4擋，粗磨、精磨、光磨及到尺寸發(fā)訊，由于其發(fā)訊電路完全一樣，故只需取其中1路發(fā)訊為例，其余3路類推。由電阻R301、電位W301及電阻R302組成了發(fā)訊點(diǎn)的取樣電路，調(diào)節(jié)W301，可使該路的發(fā)訊點(diǎn)隨之而變。當(dāng)調(diào)節(jié)好W301中心抽頭的電位以后，運(yùn)放IC301的同相輸入端3腳的電位也就同時(shí)確定了，由于磨削開始時(shí)，IC201的輸出端6腳的電壓總是高于IC301的3腳電平，故IC301的輸出端6腳為低電平(－12V)，此時(shí)三極管BG301的發(fā)射結(jié)處于反偏，BG301不導(dǎo)通，J1不吸合，隨著磨加工的進(jìn)行，IC201的輸出端6腳(即IC301的反相輸入端2腳)的電壓逐漸下降，當(dāng)下降至IC301的2腳電壓低于3腳電壓時(shí)，IC301的輸出端6腳由原來的－12V變?yōu)?12V，此時(shí)，一方面使BG301的發(fā)射極處于正偏而導(dǎo)通，使繼電器J1動(dòng)作，另一方面使正反饋回路中的二極管D301導(dǎo)通，而使同相輸入端3腳的電位高于原設(shè)定值約0.23V(可通過計(jì)算得到)，從而使輸出端6腳的電位更加穩(wěn)定，這樣可使機(jī)械執(zhí)行機(jī)構(gòu)的動(dòng)作穩(wěn)定。此電路中，二極管D305為保護(hù)二極管，當(dāng)IC301輸出端6腳為負(fù)時(shí)，D305導(dǎo)通，使三極管BG301的發(fā)射結(jié)的反偏電壓箝在0.7V，從而使BG301不至于因反偏電壓過大而損壞，二極管D309為泄放二極管，為繼電器線圈提供放電回路。
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錯(cuò)誤的布局布線不僅不會(huì)發(fā)揮保護(hù)電路的保護(hù)作用，還有可能引入其他干擾。TVS二極管應(yīng)該盡量靠近I/O端口，接近干擾源，在干擾進(jìn)入電路之前就濾除掉，避免干擾耦合到鄰近的電路上。另外，PCB布線時(shí)應(yīng)盡量采用短而粗的線，減小干擾對(duì)地通路上的阻抗。圖2為不好的布局布線情況，圖3為良好的布局布線情況。
3接口保護(hù)效果
保護(hù)電路增加前后，全自動(dòng)引線鍵合機(jī)上的RS422接口在持續(xù)電子打火環(huán)境下的通信情況如圖4所示。由圖可以看出，沒有保護(hù)電路時(shí)，在電子打火瞬間，正常通信線路上會(huì)產(chǎn)生接近10V的沖擊電壓，完全超出了接口可接受的-7~+7V共模電壓范圍，影響正常通信，嚴(yán)重時(shí)足以燒壞接口。在相同條件下，增加保護(hù)電路后，通信情況如圖5所示。由圖5可以看出，電子打火瞬間電路上的電壓完全在-7~+7V范圍內(nèi)，正常通信不受影響，達(dá)到了保護(hù)電路的設(shè)計(jì)目的。
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2.1課程結(jié)構(gòu)優(yōu)化
指導(dǎo)學(xué)生接觸各類資料，能夠提出問題，進(jìn)而解決問題以掌握知識(shí)、應(yīng)用知識(shí)，完成對(duì)知識(shí)的一個(gè)探求過程；對(duì)實(shí)驗(yàn)內(nèi)容進(jìn)行適當(dāng)調(diào)整和完善，使課程體系更全面更科學(xué)，更能貼近行業(yè)發(fā)展，更能體現(xiàn)學(xué)生的主動(dòng)性。
2.2采用課堂討論進(jìn)行專題研討的教學(xué)方法
在研究型實(shí)踐教學(xué)模式中，師生互動(dòng)有助于學(xué)生對(duì)基本概念、基本理論、基本方法的理解和掌握。根據(jù)課程需要，結(jié)合國(guó)內(nèi)外的研究現(xiàn)狀和發(fā)展趨勢(shì)，采用與行業(yè)內(nèi)吻合的實(shí)驗(yàn)軟件，挑選合適的電路原型做仿真設(shè)計(jì)，并共同探討電路的優(yōu)化方案。
2.3專業(yè)資料查詢能力培養(yǎng)
為學(xué)生提供研究資料或指導(dǎo)學(xué)生進(jìn)行資料查詢、整理，鼓勵(lì)學(xué)生從圖書館、書店、網(wǎng)絡(luò)等各種途徑查閱文獻(xiàn)資料，以充實(shí)自己的研究基礎(chǔ)。提醒學(xué)生要對(duì)已收集的資料進(jìn)行批判性的研究，去偽存真，指導(dǎo)學(xué)生從這些資料中總結(jié)、分析、解釋與實(shí)踐研究課題相關(guān)的理論、知識(shí)經(jīng)驗(yàn)以及前人的研究成果。
2.4指導(dǎo)學(xué)生撰寫專題論文（報(bào)告）
在研究型實(shí)踐教學(xué)過程中，指導(dǎo)學(xué)生通過論文、調(diào)查報(bào)告、工作研究、分析報(bào)告、可行性論證報(bào)告等形式記錄實(shí)踐研究成果。在撰寫論文時(shí)，要求學(xué)生要了解實(shí)踐課題研究報(bào)告的一般撰寫格式；要先擬訂論文的寫作提綱，組織好論文的結(jié)構(gòu)，做到綱舉目張；會(huì)用簡(jiǎn)練、嚴(yán)謹(jǐn)、準(zhǔn)確的語言表達(dá)自己的思想，不追求文章的長(zhǎng)短。指導(dǎo)學(xué)生開展專題電路討論，由學(xué)生根據(jù)自己感興趣的課題來查找文獻(xiàn)資料，進(jìn)行研究，完成電路設(shè)計(jì)和仿真，最后完成專題論文的撰寫。
2.5鼓勵(lì)學(xué)生參與課題研究
為調(diào)動(dòng)學(xué)生參與科研創(chuàng)新活動(dòng)的積極性，激發(fā)學(xué)生的創(chuàng)新思維，提高學(xué)生實(shí)踐創(chuàng)新能力，鼓勵(lì)學(xué)生參加老師的課題，鍛煉學(xué)生的動(dòng)手能力，培養(yǎng)“研究型”的思維模式。
3研究型實(shí)踐教學(xué)模式對(duì)教師和學(xué)生的要求
3.1研究型實(shí)踐教學(xué)模式對(duì)教師的要求
研究型實(shí)踐教學(xué)模式的實(shí)施對(duì)任課教師提出了新的要求：一是要熟練地掌握課程的基礎(chǔ)知識(shí)和內(nèi)在結(jié)構(gòu)，還要掌握與課程相關(guān)的專業(yè)基礎(chǔ)知識(shí)和實(shí)踐的基本技能；二是要掌握學(xué)科最新信息，不斷更新知識(shí)，了解課程所涉及學(xué)科的最新動(dòng)態(tài)和取得的最新研究成果；三是要熟練運(yùn)用科學(xué)研究的方法和手段。這些都對(duì)教師提出了更高的要求。
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1．1遺傳算法
遺傳算法是模擬生物在自然環(huán)境中的遺傳和進(jìn)化過程的一種自適應(yīng)全局優(yōu)化算法，它借鑒了物種進(jìn)化的思想，將欲求解問題編碼，把可行解表示成字符串形式，稱為染色體或個(gè)體。先通過初始化隨機(jī)產(chǎn)生一群個(gè)體，稱為種群，它們都是假設(shè)解。然后把這些假設(shè)解置于問題的“環(huán)境”中，根據(jù)適應(yīng)值或某種競(jìng)爭(zhēng)機(jī)制選擇個(gè)體（適應(yīng)值就是解的滿意程度），使用各種遺傳操作算子（包括選擇，變異，交叉等等）產(chǎn)生下一代（下一代可以完全替代原種群，即非重疊種群；也可以部分替代原種群中一些較差的個(gè)體，即重疊種群），如此進(jìn)化下去，直到滿足期望的終止條件，得到問題的最優(yōu)解為止。
1．2現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)
現(xiàn)場(chǎng)可編程邏輯陣列是一種基于查找表(LUT,LookupTable)結(jié)構(gòu)的可在線編程的邏輯電路。它由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。當(dāng)用戶通過原理圖或硬件描述語言（HDL）描述了一個(gè)邏輯電路以后，F(xiàn)PGA開發(fā)軟件會(huì)把設(shè)計(jì)方案通過編譯形成數(shù)據(jù)流，并將數(shù)據(jù)流下載至RAM中。這些RAM中的數(shù)據(jù)流決定電路的邏輯關(guān)系。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用，灌入不同的數(shù)據(jù)流就會(huì)獲得不同的硬件系統(tǒng)，這就是可編程特性。這一特性是實(shí)現(xiàn)EHW的重要特性。目前在可進(jìn)化電子電路的設(shè)計(jì)中，用得最多得是Xilinx公司的Virtex系列FPGA芯片。
2進(jìn)化電子電路設(shè)計(jì)架構(gòu)
本節(jié)以設(shè)計(jì)高容錯(cuò)性的數(shù)字電路設(shè)計(jì)為例來闡述EHW的設(shè)計(jì)架構(gòu)及主要設(shè)計(jì)步驟。對(duì)于通過進(jìn)化理論的遺傳算法來產(chǎn)生容錯(cuò)性，所設(shè)計(jì)的電路系統(tǒng)可以看作一個(gè)具有持續(xù)性地、實(shí)時(shí)地適應(yīng)變化的硬件系統(tǒng)。對(duì)于電子電路來說，所謂的變化的來源很多，如硬件故障導(dǎo)致的錯(cuò)誤，設(shè)計(jì)要求和規(guī)則的改變，環(huán)境的改變（各種干擾的出現(xiàn)）等。
從進(jìn)化論的角度來看，當(dāng)這些變化發(fā)生時(shí)，個(gè)體的適應(yīng)度會(huì)作相應(yīng)的改變。當(dāng)進(jìn)化進(jìn)行時(shí)，個(gè)體會(huì)適應(yīng)這些變化重新獲得高的適應(yīng)度。基于進(jìn)化論的電子電路設(shè)計(jì)就是利用這種原理,通過對(duì)設(shè)計(jì)結(jié)果進(jìn)行多次地進(jìn)化來提高其適應(yīng)變化的能力。
電子電路進(jìn)化設(shè)計(jì)架構(gòu)如圖1所示。圖中給出了電子電路的設(shè)計(jì)的兩種進(jìn)化，分別是內(nèi)部進(jìn)化和外部進(jìn)化。其中內(nèi)部進(jìn)化是指硬件內(nèi)部結(jié)構(gòu)的進(jìn)化，而外部進(jìn)化是指軟件模擬的電路的進(jìn)化。這兩種進(jìn)化是相互獨(dú)立的，當(dāng)然通過外部進(jìn)化得到的最終設(shè)計(jì)結(jié)果還是要由硬件結(jié)構(gòu)的變化來實(shí)際體現(xiàn)。從圖中可以看出，進(jìn)化過程是一個(gè)循環(huán)往復(fù)的過程，其中是根據(jù)進(jìn)化算法（遺傳算法）的計(jì)算結(jié)果來進(jìn)行的。整個(gè)進(jìn)化設(shè)計(jì)包括以下步驟：
（1）根據(jù)設(shè)計(jì)的目的，產(chǎn)生初步的方案，并把初步方案用一組染色體（一組“0”和“1”表示的數(shù)據(jù)串）來表示，其中每個(gè)個(gè)體表示的是設(shè)計(jì)的一部分。染色體轉(zhuǎn)化成控制數(shù)據(jù)流下載到FPGA上，用來定義FPGA的開關(guān)狀態(tài)，從而確定可重構(gòu)硬件內(nèi)部各單元的聯(lián)結(jié)，形成了初步的硬件系統(tǒng)。用來設(shè)計(jì)進(jìn)化硬件的FPGA器件可以接受任意組合的數(shù)據(jù)流下載，而不會(huì)導(dǎo)致器件的損害。
（2）將設(shè)計(jì)結(jié)果與目標(biāo)要求進(jìn)行比較，并用某種誤差表示作為描述系統(tǒng)適應(yīng)度的衡量準(zhǔn)則。這需要一定的檢測(cè)手段和評(píng)估軟件的支持。對(duì)不同的個(gè)體，根據(jù)適應(yīng)度進(jìn)行排序，下一代的個(gè)體將由最優(yōu)的個(gè)體來產(chǎn)生。
（3）根據(jù)適應(yīng)度再對(duì)新的個(gè)體組進(jìn)行統(tǒng)計(jì)，并根據(jù)統(tǒng)計(jì)結(jié)果挑選一些個(gè)體。一
部分被選個(gè)體保持原樣，另一部分個(gè)體根據(jù)遺傳算法進(jìn)行修改，如進(jìn)行交叉和變異，而這種交叉和變異的目的是為了產(chǎn)生更具適應(yīng)性的下一代。把新一代染色體轉(zhuǎn)化成控制數(shù)據(jù)流下載到FPGA中對(duì)硬件進(jìn)行進(jìn)化。
（4）重復(fù)上述步驟，產(chǎn)生新的數(shù)代個(gè)體，直到新的個(gè)體表示的設(shè)計(jì)方案表現(xiàn)出接近要求的適應(yīng)能力為止。
一般來說通過遺傳算法最后會(huì)得到一個(gè)或數(shù)個(gè)設(shè)計(jì)結(jié)果，最后設(shè)計(jì)方案具有對(duì)設(shè)計(jì)要求和系統(tǒng)工作環(huán)境的最佳適應(yīng)性。這一過程又叫內(nèi)部進(jìn)化或硬件進(jìn)化。
圖中的右邊展示了另一種設(shè)計(jì)可進(jìn)化電路的方法，即用模擬軟件來代替可重構(gòu)器件，染色體每一位確定的是軟件模擬電路的連接方式，而不是可重構(gòu)器件各單元的連接方式。這一方法叫外部進(jìn)化或軟件進(jìn)化。這種方法中進(jìn)化過程完全模擬進(jìn)行，只有最后的結(jié)果才在器件上實(shí)施。
進(jìn)化電子電路設(shè)計(jì)中，最關(guān)鍵的是遺傳算法的應(yīng)用。在遺傳算法的應(yīng)用過程中，變異因子的確定是需要慎重考慮的，它的大小既關(guān)系到個(gè)體變異的程度，也關(guān)系到個(gè)體對(duì)環(huán)境變化做出反應(yīng)的能力，而這兩個(gè)因素相互抵觸。變異因子越大，個(gè)體更容易適應(yīng)環(huán)境變化，對(duì)系統(tǒng)出現(xiàn)的錯(cuò)誤做出快速反應(yīng)，但個(gè)體更容易發(fā)生突變。而變異因子較小時(shí)，系統(tǒng)的反應(yīng)力變差，但系統(tǒng)一旦獲得高適應(yīng)度的設(shè)計(jì)方案時(shí)可以保持穩(wěn)定。
對(duì)于可進(jìn)化數(shù)字電路的設(shè)計(jì)，可以在兩個(gè)層面上進(jìn)行。一個(gè)是在基本的“與”、“或”、“非”門的基礎(chǔ)上進(jìn)行進(jìn)化設(shè)計(jì)，一個(gè)是在功能塊如觸發(fā)器、加法器和多路選擇器的基礎(chǔ)上進(jìn)行。前一種方法更為靈活，而后一種更適于工業(yè)應(yīng)用。有人提出了一種基于進(jìn)化細(xì)胞機(jī)（CellularAutomaton）的神經(jīng)網(wǎng)絡(luò)模塊設(shè)計(jì)架構(gòu)。采用這一結(jié)構(gòu)設(shè)計(jì)時(shí)，只需要定義整個(gè)模塊的適應(yīng)度，而對(duì)于每一模塊如何實(shí)現(xiàn)它復(fù)雜的功能可以不予理睬，對(duì)于超大規(guī)模線路的設(shè)計(jì)可以采用這一方法來將電路進(jìn)行整體優(yōu)化設(shè)計(jì)。
3可進(jìn)化電路設(shè)計(jì)環(huán)境
上面描述的軟硬件進(jìn)化電子電路設(shè)計(jì)可在圖2所示的設(shè)計(jì)系統(tǒng)環(huán)境下進(jìn)行。這一設(shè)計(jì)系統(tǒng)環(huán)境對(duì)于測(cè)試可重構(gòu)硬件的構(gòu)架及展示在FPGA可重構(gòu)硬件上的進(jìn)化設(shè)計(jì)很有用處。該設(shè)計(jì)系統(tǒng)環(huán)境包括遺傳算法軟件包、FPGA開發(fā)系統(tǒng)板、數(shù)據(jù)采集軟硬件、適應(yīng)度評(píng)估軟件、用戶接口程序及電路模擬仿真軟件。
遺傳算法由計(jì)算機(jī)上運(yùn)行的一個(gè)程序包實(shí)現(xiàn)。由它來實(shí)現(xiàn)進(jìn)化計(jì)算并產(chǎn)生染色體組。表示硬件描述的染色體通過通信電纜由計(jì)算機(jī)下載到有FPGA器件的實(shí)驗(yàn)板上。然后通過接口將布線結(jié)果傳回計(jì)算機(jī)。適應(yīng)度評(píng)估建立在儀器數(shù)據(jù)采集硬件及軟件上，一個(gè)接口碼將GA與硬件連接起來，可能的設(shè)計(jì)方案在此得到評(píng)估。同時(shí)還有一個(gè)圖形用戶接口以便于設(shè)計(jì)結(jié)果的可視化和將問題形式化。通過執(zhí)行遺傳算法在每一代染色體組都會(huì)產(chǎn)生新的染色體群組，并被轉(zhuǎn)化為數(shù)據(jù)流傳入實(shí)驗(yàn)板上。至于通過軟件進(jìn)化的電子電路設(shè)計(jì)，可采用Spice軟件作為線路模擬仿真軟件，把染色體變成模擬電路并通過仿真軟件來仿真電路的運(yùn)行情況，通過相應(yīng)軟件來評(píng)估設(shè)計(jì)結(jié)果。
4結(jié)論與展望
篇8
1.3恒流電源電路LM2904系列運(yùn)算放大器是TI公司生產(chǎn)的低功耗雙運(yùn)算放大器。ADXRS646型MEMS陀螺儀需要的供電電壓為6V，由LM2904構(gòu)成的放大電路可以產(chǎn)生兩路穩(wěn)定的6V電壓，輸出抖動(dòng)小于5mV，輸出電流可以達(dá)到40mA，滿足MEMS陀螺儀的供電要求。由LM2904構(gòu)成的基本電壓放大電路。放大電路的輸入電壓5V，電壓的放大倍數(shù)為1.2倍，由此可以得出兩路輸出A和B均為6V。
2軟件設(shè)計(jì)
數(shù)據(jù)采集裝置上電后首先對(duì)C8051F410進(jìn)行初始化設(shè)置，通過配置寄存器，設(shè)置SPI通信模式、內(nèi)部振蕩器的工作頻率以及看門狗的監(jiān)測(cè)時(shí)間。然后對(duì)ADS1274進(jìn)行AD采樣率、工作模式和通信模式等模塊的初始化。選擇ADS1274的差分模擬輸入通道AIN1、AIN2、AIN3進(jìn)行數(shù)據(jù)采集，模擬電壓輸入范圍為0~5V，數(shù)據(jù)寄存器配置為24位。向ADS1274發(fā)送開始轉(zhuǎn)換命令，單片機(jī)開始計(jì)時(shí)，計(jì)時(shí)時(shí)間未結(jié)束，傳輸采集的數(shù)據(jù)；計(jì)時(shí)時(shí)間到，繼續(xù)開始AD轉(zhuǎn)換。采集后的角速率數(shù)據(jù)經(jīng)過單片機(jī)簡(jiǎn)單處理后，由RS232串口輸出。
篇9
1．2A/D控制電路的設(shè)計(jì)
AD轉(zhuǎn)換部分是整個(gè)聲音采集系統(tǒng)的關(guān)鍵。本設(shè)計(jì)選用了一款精度采樣頻率較高(12位，1．65μs)的模數(shù)轉(zhuǎn)換芯片AD7864，其采用5V單電源供電。4個(gè)通道上的輸入信號(hào)可同步進(jìn)行采樣，因而可保留4個(gè)輸入通道上的信號(hào)相位信息。模數(shù)轉(zhuǎn)換器控制模塊主要在FPGA的基礎(chǔ)上來實(shí)現(xiàn)，其中FPGA采用Altera公司的Cyclone系列EP1C12FQ240C8。ADC控制器采用VerilogHDL程序編程實(shí)現(xiàn)，設(shè)計(jì)過程中主要采用了狀態(tài)機(jī)。模數(shù)轉(zhuǎn)換器控制流程圖AD7864模數(shù)轉(zhuǎn)換后數(shù)據(jù)的讀取有兩種方法:轉(zhuǎn)換中讀取和轉(zhuǎn)換后讀取。本設(shè)計(jì)采用先轉(zhuǎn)換后讀取數(shù)據(jù)的方法，具體工作過程如下:當(dāng)轉(zhuǎn)換起始信號(hào)CONVST上升沿時(shí)，4個(gè)采樣保持器進(jìn)入保持狀態(tài)，開始對(duì)選擇的通道采樣。同時(shí)，BUSY輸出信號(hào)被觸發(fā)為高電平，并在轉(zhuǎn)換過程中一直保持為高，當(dāng)全部通道轉(zhuǎn)換結(jié)束后，才變?yōu)榈碗娖健OC信號(hào)在AD7864，其采用5V單電源供電。4個(gè)通道上的輸入信號(hào)可同步進(jìn)行采樣，因而可保留4個(gè)輸入通道上的信號(hào)相位信息。AD7864模數(shù)轉(zhuǎn)換后數(shù)據(jù)的讀取有兩種方法:轉(zhuǎn)換中讀取和轉(zhuǎn)換后讀取。本設(shè)計(jì)采用先轉(zhuǎn)換后讀取數(shù)據(jù)的方法，具體工作過程如下:當(dāng)轉(zhuǎn)換起始信號(hào)CONVST上升沿時(shí)，4個(gè)采樣保持器進(jìn)入保持狀態(tài)，開始對(duì)選擇的通道采樣。同時(shí)，BUSY輸出信號(hào)被觸發(fā)為高電平，并在轉(zhuǎn)換過程中一直保持為高，當(dāng)全部通道轉(zhuǎn)換結(jié)束后，才變?yōu)榈碗娖健OC信號(hào)在每一個(gè)通道轉(zhuǎn)換結(jié)束時(shí)均有效。全部通道轉(zhuǎn)換后的數(shù)據(jù)保存在AD7864內(nèi)部相應(yīng)的鎖存器中。全部通道轉(zhuǎn)換結(jié)束后，當(dāng)片選信號(hào)和讀信號(hào)有效時(shí)，就可以按照轉(zhuǎn)換順序從數(shù)據(jù)總線上并行讀取數(shù)據(jù)。
1．3存儲(chǔ)模塊
模數(shù)轉(zhuǎn)換的數(shù)據(jù)經(jīng)過FPGA芯片內(nèi)部的存儲(chǔ)器進(jìn)行緩存，之后通過UART向上位機(jī)傳輸或者存入SD卡。SD卡是基于快速閃存的新一代存儲(chǔ)器，具有體積小、容量大、移動(dòng)方便等特點(diǎn)。本設(shè)計(jì)采用閃迪公司的8G容量SD卡作為系統(tǒng)的存儲(chǔ)模塊。SD卡的讀寫采用SPI模式。SPI模式使用字節(jié)傳輸，其優(yōu)點(diǎn)是簡(jiǎn)化主機(jī)的設(shè)計(jì)。讀寫SD卡的操作都需要先對(duì)SD卡進(jìn)行初始化，完成SD卡的初始化之后即可進(jìn)行讀寫操作。SPI總線模式支持單塊(CMD24)和多塊(CMD25)寫操作，多塊操作是指從指定位置開始寫下去，直到SD卡收到一個(gè)停止命令CMD12才停止。單塊寫操作的數(shù)據(jù)塊長(zhǎng)度只能是512字節(jié)。單塊寫入時(shí)，命令為CMD24，當(dāng)應(yīng)答為0時(shí)說明可以寫入數(shù)據(jù)，大小為512字節(jié)。SD卡對(duì)每個(gè)發(fā)送給自己的數(shù)據(jù)塊都通過一個(gè)應(yīng)答命令加以確認(rèn)，其數(shù)據(jù)長(zhǎng)度為1個(gè)字節(jié)，當(dāng)?shù)?位為00101時(shí)，表明數(shù)據(jù)塊被正確寫入SD卡。
篇10
2.1用譯碼器實(shí)現(xiàn)譯碼器是一類多輸入、多輸出組合邏輯器件，n變量二進(jìn)制譯碼器具有2n個(gè)輸出變量，恰為n變量的最小項(xiàng)。任何組合邏輯電路都可用最小項(xiàng)之和的標(biāo)準(zhǔn)形式表示，因此，可用n變量二進(jìn)制譯碼器和必要的門電路實(shí)現(xiàn)n輸入變量邏輯電路。3～8線譯碼器74HC138輸出低電平有效［8］，用譯碼器74HC138和“與非”門可以實(shí)現(xiàn)三人表決電路。74HC138譯碼器輸出的邏輯表達(dá)式為.
2.2用數(shù)據(jù)選擇器實(shí)現(xiàn)數(shù)據(jù)選擇器的輸出端具有標(biāo)準(zhǔn)“與或”的形式。n選1數(shù)據(jù)選擇器在選擇輸入控制下，從n個(gè)數(shù)據(jù)中選擇某個(gè)數(shù)據(jù)送到輸出端。采用n選1數(shù)據(jù)選擇器可以實(shí)現(xiàn)任何輸入變量數(shù)不大于n+1的組合邏輯電路。三人表決電路可選用4選1或者8選1數(shù)據(jù)選擇器實(shí)現(xiàn)。
2.3用加法器實(shí)現(xiàn)加法器是產(chǎn)生數(shù)和的裝置，分為半加器和全加器。若加數(shù)、被加數(shù)與低位的進(jìn)位為輸入，和數(shù)與進(jìn)位為輸出則為全加器。74LS283是超前進(jìn)位四位二進(jìn)制全加器［8］，即所有各位的進(jìn)位直接從最低位進(jìn)位CIN產(chǎn)生。
3ROM和PLA實(shí)現(xiàn)三人表決
只讀存儲(chǔ)器ROM和可編程邏輯陣列PLA都屬于組合邏輯電路，都有一個(gè)與陣列和一個(gè)或陣列，但PLA的與陣列和或陣列都是可編程的，而ROM中與陣列是固定連接，只有或陣列可編程。ROM中的與陣列是一個(gè)產(chǎn)生2n個(gè)輸出的譯碼器，即產(chǎn)生2n個(gè)最小項(xiàng)(與陣列的輸出mi)。用ROM實(shí)現(xiàn)組合邏輯電路時(shí)，首先，將邏輯表達(dá)式表示成最小項(xiàng)之和的形式;然后，把邏輯表達(dá)式的輸入作為ROM的輸入;最后，根據(jù)要實(shí)現(xiàn)的邏輯表達(dá)式對(duì)ROM的或陣列進(jìn)行編程，畫出相應(yīng)的陣列圖。用ROM實(shí)現(xiàn)三人表決的陣列圖如圖5(a)所示。用PLA實(shí)現(xiàn)組合邏輯電路的方法與用ROM實(shí)現(xiàn)非常相似。兩者的區(qū)別在于，用ROM實(shí)現(xiàn)是基于最小項(xiàng)表達(dá)式，而用PLA實(shí)現(xiàn)是基于最簡(jiǎn)與或表達(dá)式，所以用PLA實(shí)現(xiàn)組合邏輯比用ROM實(shí)現(xiàn)更簡(jiǎn)單、靈活、經(jīng)濟(jì)。首先，將邏輯表達(dá)式化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式;然后，根據(jù)最簡(jiǎn)表達(dá)式中的不同與項(xiàng)以及各與項(xiàng)之和分別對(duì)PLA的與陣列和或陣列進(jìn)行編程，畫出陣列圖。用PLA實(shí)現(xiàn)三人表決如圖5(b)所示。
4結(jié)束語
篇11
綜合考慮，選用IXYS公司的IXBT2N250作為開關(guān)管，單管的VCES為2500V、IC25為5A、Coes為8.7pF、tr為180ns、tf為182ns。BiMOSFET管驅(qū)動(dòng)門限電壓高，適宜于強(qiáng)干擾環(huán)境中應(yīng)用，這有利于提高柵控電路的可靠性。
2保護(hù)電路
一個(gè)穩(wěn)定可靠的柵控電路對(duì)行波管來說很重要，因?yàn)檎麄€(gè)系統(tǒng)的穩(wěn)定度和頻譜特性都直接與其性能有關(guān)，為保證本柵控電路穩(wěn)定可靠工作，主要采取以下措施：圖1中的R1、R2、R5起限流作用。為防止開關(guān)管過流，充放電回路的電阻取值要保證其充、放電流小于開關(guān)管的最大額定電流IC，即R≥U/IC＝1.5kV/5A=300，考慮MOS管溫升等因素，總限流電阻取500。回路中存在一定的分布電感，在開關(guān)管關(guān)斷時(shí)會(huì)產(chǎn)生感應(yīng)電壓疊加到開關(guān)管上，造成開關(guān)管承受過高的電壓。在開關(guān)管兩端并聯(lián)TVS進(jìn)行鉗位，以防開關(guān)管過壓而損壞。
篇12
TOPSwitch是美國(guó)功率集成公司（PI）于20世紀(jì)90年代中期推出的新型高頻開關(guān)電源芯片，是三端離線PWM開關(guān)（ThreeterminalofflinePWMSwitch）的縮寫。它將開關(guān)電源中最重要的兩個(gè)部分——PWM控制集成電路和功率開關(guān)管MOSFET集成在一塊芯片上，構(gòu)成PWM/MOSFET合二為一集成芯片，使外部電路簡(jiǎn)化，其工作頻率高達(dá)100kHz，交流輸入電壓85～265V，AC/DC轉(zhuǎn)換效率高達(dá)90％。對(duì)200W以下的開關(guān)電源，采用TOPSwitch作為主功率器件與其他電路相比，體積小、重量輕，自我保護(hù)功能齊全，從而降低了開關(guān)電源設(shè)計(jì)的復(fù)雜性，是一種簡(jiǎn)捷的SMPS（SwitchModePowerSupply）設(shè)計(jì)方案。
TOPSwitch系列可在降壓型，升壓型，正激式和反激式等變換電路中使用。但是，在現(xiàn)有的參考文獻(xiàn)以及PI公司提供的設(shè)計(jì)手冊(cè)中，所介紹的都是用TOPSwitch制作單端反激式開關(guān)電源的設(shè)計(jì)方法。反激式變換器一般有兩種工作方式：完全能量轉(zhuǎn)換（電感電流不連續(xù)）和不完全能量轉(zhuǎn)換（電感電流連續(xù)）。這兩種工作方式的小信號(hào)傳遞函數(shù)是截然不同的，動(dòng)態(tài)分析時(shí)要做不同的處理。實(shí)際上當(dāng)變換器輸入電壓在一個(gè)較大范圍發(fā)生變化，和（或者）負(fù)載電流在較大范圍內(nèi)變化時(shí)，必然跨越兩種工作方式，因此，常要求反激式變換器在完全能量和不完全能量轉(zhuǎn)換方式下都能穩(wěn)定工作。但是，要求同一個(gè)電路能實(shí)現(xiàn)從一種工作方式轉(zhuǎn)變?yōu)榱硪环N工作方式，在設(shè)計(jì)上是較為困難的。而且，作為單片開關(guān)電源的核心部件高頻變壓器的設(shè)計(jì)，由于反激式變換器中的變壓器兼有儲(chǔ)能、限流、隔離的作用，在設(shè)計(jì)上要比正激式變換器中的高頻變壓器困難，對(duì)于初學(xué)者來說很難掌握。筆者采用TOP225Y設(shè)計(jì)了一種單端正激式開關(guān)電源電路，實(shí)驗(yàn)證明該電路是切實(shí)可行的。下面介紹其工作原理與設(shè)計(jì)方法，以供探討。
1TOPSwitch系列應(yīng)用于單端正激變換器中存在的問題
TOPSwitch的交流輸入電壓范圍為85～265V，最大電壓應(yīng)力≤700V，這個(gè)耐壓值對(duì)于輸入最大直流電壓Vmax=265×1.4=371V是足夠的,但應(yīng)用在一般的單端正激變換器中卻存在問題。
圖1是典型的單端正激變換器電路，設(shè)計(jì)時(shí)通常取NS=NP，Dmax<0.5（一般取0.4）,按正激變換器工作過程,TOPSwitch關(guān)斷期間，變壓器初級(jí)的勵(lì)磁能量通過NS，D1，E續(xù)流（泄放）。此時(shí)，TOPSwitch承受的最大電壓為
VDSmax≥2E=2Vmax=742V（1）
大于TOPSwitch所能承受的最大電壓應(yīng)力700V，所以，TOPSwitch不能在一般通用的正激變換器中使用。
2TOPSwitch在單端正激變換器中的應(yīng)用
由式（1）可知，TOPSwitch不能在典型單端正激變換器中應(yīng)用的關(guān)鍵問題，是其在關(guān)斷期間所承受的電壓應(yīng)力超過了允許值，如果能降低關(guān)斷期間的電壓應(yīng)力，使它小于700V，則TOPSwitch仍可在單端正激變換器中應(yīng)用。
2.1電路結(jié)構(gòu)及工作原理
本文提出的TOPSwitch的單端正激變換器拓?fù)浣Y(jié)構(gòu)如圖1所示。它與典型的單端正激變換器電路結(jié)構(gòu)完全相同,只是變壓器的去磁繞組的匝數(shù)為初級(jí)繞組匝數(shù)的2倍,即NS=2NP。
TOPSwitch關(guān)斷時(shí)的等效電路如圖2所示。
若NS與NP是緊耦合，則，即
VNP=1/2VNS=1/2E（2）
VDSmax=VNP＋E=E=1.5×371
=556.5V<700V（3）
2.2最大工作占空比分析
按NP繞組每個(gè)開關(guān)周期正負(fù)V·s平衡原理，有
VNPon(Dmax/T)=VNPoff[(1-Dmax)/T]（4）
式中：VNPon為TOPSwitch開通時(shí)變壓器初級(jí)電壓，VNPon=E；
VNPoff為TOPSwitch關(guān)斷時(shí)變壓器初級(jí)電壓，VNPoff=（1/2）E。
解式（4）得
Dmax=1/3（5）
為保險(xiǎn)，取Dmax≤30％
2.3去磁繞組電流分析
改變了去磁繞組與初級(jí)繞組的匝比后，變壓器初級(jí)繞組仍應(yīng)該滿足A·s平衡，初級(jí)繞組最大勵(lì)磁電流為
im(t)|t=DmaxT=Ism=DmaxT=(E/Lm)DmaxT（6）
式中：Lm為初級(jí)繞組勵(lì)磁電感。
當(dāng)im(t)=Ism時(shí)，B=Bmax，H=Hmax，則去磁電流最大值為
Ism==(Hmaxlc/Ns)=1/2Ipm(7)
式中：lc為磁路長(zhǎng)度；
Ipm為初級(jí)電流的峰值。
根據(jù)圖2（b）去磁電流的波形可以得到去磁電流的平均值和去磁電流的有效值Is分別為
下面討論當(dāng)NP=NS，Dmax=0.5與NP=NS，Dmax=0.3時(shí)的去磁電流的平均值和有效值。設(shè)上述兩種情況下的Hmax或Bmax相等，即兩種情況下勵(lì)磁繞組的安匝數(shù)相等，則有
Im1NP1=Im2NP2（10）
式中：NP1為Dmax=0.5時(shí)的勵(lì)磁繞組匝數(shù)；
NP2為Dmax=0.3時(shí)的勵(lì)磁繞組匝數(shù)；
設(shè)Lm1及Lm2分別為Dmax=0.5和Dmax=0.3時(shí)的初級(jí)繞組勵(lì)磁電感，則有
Im1=E/Lm1×0.5T為Dmax=0.5時(shí)的初級(jí)勵(lì)磁電流；
Im2=E/Lm2×0.3T為Dmax=0.3時(shí)的初級(jí)勵(lì)磁電流。
由式（10）及Lm1，Lm2分別與NP12，NP22成正比，可得兩種情況下的勵(lì)磁繞組匝數(shù)之比為
(NP1)/(NP2)=0.5/0.3
及(Im1)/(Im2)=(Np2)/(Np1)=0.3/0.5(12)
當(dāng)NS1=NP1時(shí)和NS2=2NP2時(shí)去磁電流最大值分別為
Ism1=Im1=Im（13）
Ism2=Im2=(0.5/0.6)Im（14）
將式（10）～（14）有關(guān)參數(shù)代入式（8）～（9）可得到，當(dāng)Dmax=0.5時(shí)和Dmax=0.3時(shí)的去磁電流平均值及與有效值Is1及Is2分別為
Is1=1/4ImImIs1=0.408Im（Dmax=0.5）
Is2≈0.29ImIs2=0.483Im（Dmax=0.3）
從計(jì)算結(jié)果可知，采用NS=2NP設(shè)計(jì)的去磁繞組的電流平均值或有效值要大于NS=NP設(shè)計(jì)的去磁繞組的電流值。因此，在選擇去磁繞組的線徑時(shí)要注意。
3高頻變壓器設(shè)計(jì)
由于電路元件少,該電源設(shè)計(jì)的關(guān)鍵是高頻變壓器,下面給出其設(shè)計(jì)方法。
3.1磁芯的選擇
按照輸出Vo=15V，Io=1.5A的要求，以及高頻變壓器考慮6％的余量，則輸出功率Po=1.06×15×1.5=23.85W。根據(jù)輸出功率選擇磁芯，實(shí)際選取能輸出25W功率的磁芯，根據(jù)有關(guān)設(shè)計(jì)手冊(cè)選用EI25，查表可得該磁芯的有效截面積Ae=0.42cm2。
3.2工作磁感應(yīng)強(qiáng)度ΔB的選擇
ΔB=0.5BS，BS為磁芯的飽和磁感應(yīng)強(qiáng)度，由于鐵氧體的BS為0.2～0.3T，取ΔB=0.15T。
3.3初級(jí)繞組匝數(shù)NP的選取
選開關(guān)頻率f=100kHz（T=10μs），按交流輸入電壓為最低值85V，Emin≈1.4×85V，Dmax=0.3計(jì)算則
取NP=53匝。
3.4去磁繞組匝數(shù)NS的選取
取NS=2NP=106匝。
3.5次級(jí)匝數(shù)NT的選取
輸出電壓要考慮整流二極管及繞組的壓降，設(shè)輸出電流為2A時(shí)的線路壓降為7％，則空載輸出電壓VO0≈16V。
取NT=24匝。
3.6偏置繞組匝數(shù)NB的選取
取偏置電壓為9V，根據(jù)變壓器次級(jí)伏匝數(shù)相等的原則，由16/24=9/NB，得NB=13.5,取NB=14匝。
3.7TOPSwitch電流額定值ICN的選取
平均輸入功率Pi==28.12W（假定η=0.8），在Dmax時(shí)的輸入功率應(yīng)為平均輸入功率，因此Pi=DmaxEminIC=0.3×85×1.4×IC=28.12，則IC=0.85A，為了可靠并考慮調(diào)整電感量時(shí)電流不可避免的失控，實(shí)際選擇的TOPSwitch電流額定值至少是兩倍于此值，即ICN>1.7A。所以，我們選擇ILIMIT=2A的TOP225Y。
4實(shí)驗(yàn)指標(biāo)及主要波形
輸入AC220V，頻率50Hz，輸出DCVo=15(1±1％)V，IO=1.5A，工作頻率100kHz，圖3及圖4是實(shí)驗(yàn)中的主要波形。
篇13
前言
VHDL是超高速集成電路硬件描述語言（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）的縮寫在美國(guó)國(guó)防部的支持下于1985年正式推出是目前標(biāo)準(zhǔn)化程度最高的硬件描述語言。IEEE（TheInstituteofElectricalandElectronicsEngineers）于1987年將VHDL采納為IEEE1076標(biāo)準(zhǔn)。它經(jīng)過十幾年的發(fā)展、應(yīng)用和完善以其強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)、靈活的語言表達(dá)風(fēng)格和多層次的仿真測(cè)試手段在電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受成為現(xiàn)代EDA領(lǐng)域的首選硬件描述語言。目前流行的EDA工具軟件全部支持VHDL它在EDA領(lǐng)域的學(xué)術(shù)交流、電子設(shè)計(jì)的存檔、專用集成電路（ASIC）設(shè)計(jì)等方面擔(dān)任著不可缺少的角色。
數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL語言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。
本文用VHDL在CPLD器件上實(shí)現(xiàn)一種2b數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。
目錄
摘要………………………………………………………………………1
前言……………………………………………………………………2
目錄……………………………………………………………………3
第一章設(shè)計(jì)目的………………………………………………………5
1.1設(shè)計(jì)要求……………………………………………………5
1.2設(shè)計(jì)意義……………………………………………………5
第二章設(shè)計(jì)方案………………………………………………………6
第三章產(chǎn)生子模塊……………………………………………………7
3.1分頻模塊……………………………………………………7
3.2分頻模塊源代碼………………………………………………8
3.3仿真及波形圖…………………………………………………9
第四章計(jì)數(shù)模塊………………………………………………………9
4.1．計(jì)數(shù)模塊分析…………………………………………………9
4.2．計(jì)數(shù)模塊源代碼………………………………………………10
4.3計(jì)數(shù)模塊的仿真及波形圖……………………………………12
第五章顯示模塊……………………………………………………12
5.1七段數(shù)碼管的描述……………………………………………13
5.2八進(jìn)制計(jì)數(shù)器count8的描述…………………………………14
5.3七段顯示譯碼電路的描述……………………………………15
5.4計(jì)數(shù)位選擇電路的描述………………………………………16
5.5總體功能描述……………………………………………18
5.6顯示模塊的仿真及波形圖………………………………19
第六章頂層文件…………………………………………………20
6.1頂層文件設(shè)計(jì)源程序…………………………………………20
6.2頂層文件的仿真及波形圖………………………………………21
結(jié)語…………………………………………………………22
參考文獻(xiàn)……………………………………………………23
致謝…………………………………………………………24
附件…………………………………………………………25
第一章設(shè)計(jì)目的
1.1設(shè)計(jì)要求
a.獲得穩(wěn)定100Hz頻率
b.用數(shù)碼管的顯示
c.用VHDL寫出設(shè)計(jì)整個(gè)程序
1.2設(shè)計(jì)意義
a.進(jìn)一步學(xué)習(xí)VHDL硬件描述語言的編程方法和步驟。
b.運(yùn)用VHDL硬件描述語言實(shí)現(xiàn)對(duì)電子元器件的功能控制
c.熟悉并掌握元件例化語句的使用方法
