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第3章Xilinx FPGA電路原理與系統(tǒng)設(shè)計

FPGA器件基于SRAM結(jié)構(gòu)來實現(xiàn)可編程特性，具有集成度高、邏輯功能強(qiáng)等特點，但掉電后編程信息立即丟失，芯片在每次加電時，都必須重新下載設(shè)計文件所生成的配置數(shù)據(jù)。正是這一特性使得用FPGA來實現(xiàn)數(shù)字系統(tǒng)時，不但能減小電路板的面積、縮短開發(fā)周期、提高系統(tǒng)運行的性，而且還可無限次重復(fù)擦寫，能夠完成數(shù)字系統(tǒng)的在線重配置，易于設(shè)備功能的更改和升級。因此，如何快速、高效地將配置數(shù)據(jù)寫入目標(biāo)器件，并且保障其在掉電后再次上電能自動地恢復(fù)配置，就成為整個系統(tǒng)的關(guān)鍵所在。目前，配置FPGA的方式有多種，可以通過JTAG口配置(一般用在調(diào)試過程)，可以通過PROM、Flash來配置，也可以通過CPU或者CPLD進(jìn)行配置。本章主要介紹Xilinx FPGA常用配置電路的原理以及相應(yīng)的軟件操作。3.1FPGA配置電路FPGA配置電路可看成用戶設(shè)計和硬件電路之間的連接紐帶。隨著制造工藝的發(fā)展和應(yīng)用范圍的擴(kuò)展，F(xiàn)PGA配置電路呈現(xiàn)多元化發(fā)展，最終目的都是在一定的外部條件下，、快速地實現(xiàn)FPGA系統(tǒng)配置。只有正確地理解了配置電路，才能在實際開發(fā)中選擇的解決方案。本節(jié)主要從宏觀上介紹FPGA配置電路的組成、工作流程以及不同方式之間的差異。3.1.1Xilinx FPGA配置電路FPGA芯片是基于SRAM工藝的，不具備非易失特性，因此斷電后將丟失內(nèi)部邏輯配置。在每次上電后，都需要從外部非易失存儲器中導(dǎo)入配置比特流。硬件配置是FPGA開發(fā)的最關(guān)鍵的一步，只有將HDL代碼下載到FPGA芯片中，才能進(jìn)而調(diào)試并最終實現(xiàn)相應(yīng)的功能。完成FPGA配置，必須要有類似于單片機(jī)仿真器的下載電纜才能完成，典型的FPGA配置系統(tǒng)如圖3-1所示。

圖3-1FPGA配置系統(tǒng)組成

在FPGA配置系統(tǒng)中，編程軟件由FPGA提供商提供，設(shè)計人員要掌握其操作方法； 下載電纜是固定的JTAG電路，只要將其連接在PC上以及目標(biāo)板上即可； 只有目標(biāo)板上的配置電路需要設(shè)計人員設(shè)計。其中，JTAG鏈路是器件編程的關(guān)鍵傳輸樞紐。因此JTAG鏈路的工作原理、FPGA的各種配置電路以及編程軟件的操作是本章的重點內(nèi)容。將配置數(shù)據(jù)從PC上加載到Xilinx FPGA芯片中的整個配置過程，可分為以下步驟。 1. 初始化通上電后，如果FPGA滿足以下條件： Bank2的I/O輸出驅(qū)動電壓Vcc0_2大于1V； 器件內(nèi)部的供電電壓Vccint為2.5V，器件便會自動進(jìn)行初始化。在系統(tǒng)上電的情況下，通過對PROG引腳置低電平，便可以對FPGA進(jìn)行重新配置。初始化過程完成后，DONE信號將會變低。2. 清空配置存儲器在完成初始化過程后，器件會將INIT信號置低電平，同時開始清空配置存儲器。在清空完配置存儲器后，INIT信號將會重新被置為高電平。用戶可以通過將PROG或INIT信號(INIT為雙向信號)置為低電平，從而達(dá)到延長清空配置存儲器的時間，以確保存儲器被清空。3. 加載配置數(shù)據(jù)配置存儲器的清空完成后，器件對配置模式腳M［2:0］/M［1:0］進(jìn)行采樣，以確定用何種方式來加載配置數(shù)據(jù)。4. CRC錯誤檢查器件在加載配置數(shù)據(jù)的同時，會根據(jù)一定的算法產(chǎn)生一個CRC值，這個值將會和配置文件中內(nèi)置的CRC值進(jìn)行比較，如果兩者不一致，則說明加載發(fā)生錯誤，INIT引腳將會被置低電平，加載過程被中斷。此時若要進(jìn)行重新配置，只需將PROG置為低電平即可。5. START-UPSTART-UP階段是FPGA由配置狀態(tài)過渡到用戶狀態(tài)的過程。在START-UP完成后，F(xiàn)PGA便可實現(xiàn)用戶編程的功能。在START-UP階段中，F(xiàn)PGA會進(jìn)行以下操作： (1) 將DONE信號置高電平，若DONE信號沒有置高，則說明數(shù)據(jù)加載過程失敗； (2) 在配置過程中，器件的所有I/O引腳均為三態(tài)，此時，全局三態(tài)信號GTS置低電平，這些I/O腳將會從三態(tài)切換到用戶設(shè)置的狀態(tài)； (3) 全局復(fù)位信號GSR置低電平，所有觸發(fā)器進(jìn)入工作狀態(tài)； (4) 全局寫允許信號GWE置低電平，所有內(nèi)部RAM有效。整個過程需要8個時鐘周期C0~C7。在默認(rèn)的情況下，這些操作都和配置時鐘CCLK同步。在DONE信號置高電平之前，GTS、GSR、GWE都保持高電平。如果選用JTAG配置電路，則所有操作都和JTAG電路的TCK保持同步。3.1.2Xilinx FPGA常用的配置引腳對于FPGA芯片而言，無論何種配置方式，都必須通過FPGA相應(yīng)的引腳把設(shè)計加載到FPGA芯片中。和配置有關(guān)的引腳可以分為專用引腳和復(fù)用引腳兩類，前者只能用于FPGA配置，而后者在配置過程結(jié)束后，還可當(dāng)作普通I/O使用。專用的配置引腳有： 配置模式腳M［2:0］或者M(jìn)［1:0］； 配置時鐘CCLK； 配置邏輯異步復(fù)位PROG； 啟動控制DONE及邊界掃描TDI、TDO、TMS、TCK。非專用配置引腳有： Din、D0: D7、CS、WRITE、BUSY、INIT。當(dāng)然，部分專用配置引腳在配置結(jié)束后也可作為普通引腳使用。例如，在Spartan-3A系列FPGA中，3個FPGA引腳M2、M1和M0用于選擇配置模式，其配置說明如表3-1所示，M［2:0］的值在INIT_B輸出變高后才有效。在FPGA配置完成后，M［2:0］可以作為普通I/O使用。

表3-1Spartan-3A配置模式選擇以及特性

主串模式SPI模式BPI模式從并模式從串模式JTAG

模式配置引腳M［2:0］=UP=DOWN數(shù)據(jù)寬度單比特單比特字節(jié)寬度字節(jié)寬度單比特單比特

配置數(shù)據(jù)存儲器類型Xilinx系列PROM標(biāo)準(zhǔn)SPI串行FLASHXilinx系列PROM或并行NOR FLASH外部CPU、MCU或Xilinx并行PROM外部CPU、MCU

配置時鐘源FPGA提供FPGA提供FPGA提供CCLK引腳上的外部時鐘TCK信號

配置所需引腳數(shù)813462180配置菊花鏈中的FPGA從串從串從并從并從串JTAG

是否需要額外配置主機(jī)否否否使用Xilinx并行PROM不需要，否則需要外部主機(jī)否

在Spartan-6系列FPGA中，配置模式引腳為M［1:0］的形式，只有M1和M0兩個引腳。其基本原理和Spartan-3A系列FPGA中的M［2:0］一致，只是在具體選擇內(nèi)容上不同，如表3-2所示。

表3-2Spartan-6配置模式選擇以及特性

配置模式M［1:0］總線寬度CCLK方向

主Serial/SPI011, 2, 4輸出主SelectMAP/BPI008, 16輸出JTAGxx1輸入(TCK)從SelectMAP108, 16輸入從Serial111輸入

3.1.3Xilinx FPGA配置電路分類FPGA配置方式靈活多樣，根據(jù)FPGA芯片是否能夠主動加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失(斷電不丟數(shù)據(jù))性存儲器中的配置比特流，讀取配置數(shù)據(jù)所需的時鐘信號(稱為CCLK，通過FPGA芯片的CCLK引腳發(fā)出)由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個配置過程。從模式需要外部的主智能終端(如處理器、微控制器或者DSP等)將數(shù)據(jù)下載到FPGA中，寫入數(shù)據(jù)的時鐘(仍然通過CCLK引腳進(jìn)入FPGA)由外圍器件產(chǎn)生，其較大的優(yōu)點就是FPGA的配置數(shù)據(jù)可以放在系統(tǒng)的任何存儲部位，包括Flash、硬盤、網(wǎng)絡(luò)，甚至在其余處理器的運行代碼中。JTAG模式為調(diào)試模式，可將PC中的比特文件流下載到FPGA中，斷電即丟失。此外，目前Xilinx還有基于Internet的、成熟的可重構(gòu)邏輯技術(shù)System ACE解決方案。1. 主模式在主模式下，F(xiàn)PGA上電后，自動將配置數(shù)據(jù)從相應(yīng)的外存儲器讀入到SRAM中，實現(xiàn)內(nèi)部結(jié)構(gòu)映射； 主模式根據(jù)比特流的位寬又可以分為： 串行模式(單比特流)和并行模式(字節(jié)寬度比特流)兩大類。例如，主串行模式、主SPI Flash串行模式、內(nèi)部主SPI Flash串行模式、主BPI并行模式以及主并行模式，如圖3-2所示。2. 從模式在從模式下，F(xiàn)PGA作為從屬器件，由相應(yīng)的控制電路或微處理器提供配置所需的時序，實現(xiàn)配置數(shù)據(jù)的下載。從模式也根據(jù)比特流的位寬不同分為串、并模式兩類，具體包括從串行模式、JTAG模式和從并行模式3大類，其概要說明如圖3-3所示。

圖3-2常用主模式下載方式示意圖

圖3-3常用的從模式下載方式示意圖

3. JTAG模式在JTAG模式中，PC和FPGA通信的時鐘為JTAG接口的TCLK，數(shù)據(jù)直接從TDI進(jìn)入FPGA，完成相應(yīng)功能的配置。目前，主流的FPGA芯片都支持各類常用的主、從配置模式以及JTAG，以減少配置電路失配性對整體系統(tǒng)的影響。在主配置模式中，F(xiàn)PGA自己產(chǎn)生時鐘，并從外部存儲器中加載配置數(shù)據(jù)，其位寬可以為單比特或者字節(jié)； 在從模式中，外部的處理器通過同步串行接口，按照比特或字節(jié)寬度將配置數(shù)據(jù)送入FPGA芯片。此外，多片F(xiàn)PGA可以通過JTAG菊花鏈的形式共享同一塊外部存儲器，同樣一片/多片F(xiàn)PGA也可以從多片外部存儲器中讀取配置數(shù)據(jù)以及用戶自定義數(shù)據(jù)。

3.2JTAG電路的原理與設(shè)計3.2.1JTAG電路的工作原理1. JTAG電路簡介

JTAG(Joint Test Action Group)即聯(lián)合測試行動小組。目前，JTAG已成為一種國際標(biāo)準(zhǔn)測試協(xié)議，主要用于各類芯片的內(nèi)部測試。現(xiàn)在大多數(shù)高級器件(包括FPGA、MCU、DSP以及CPU等)都支持JTAG協(xié)議。標(biāo)準(zhǔn)的JTAG接口是4線接口： TMS、TCK、TDI以及TDO，分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出信號線。JTAG電路的功能模塊如圖3-4所示。

圖3-4JTAG電路的內(nèi)部結(jié)構(gòu)示意圖

JTAG最初是用來對芯片進(jìn)行測試的，基本原理是在器件內(nèi)部定義一個TAP(Test Access Port，測試訪問口)端口，通過專用的JTAG測試工具對內(nèi)部節(jié)點進(jìn)行測試。此外，JTAG協(xié)議允許多個器件通過JTAG接口串聯(lián)在一起，形成一個JTAG鏈，能實現(xiàn)對各個器件分別測試。此外，JTAG接口還常用于實現(xiàn)ISP(In-System Programmable，在線編程)，對Flash等器件進(jìn)行編程。JTAG在線編程的特征也改變了傳統(tǒng)生產(chǎn)流程，將以前先對芯片進(jìn)行預(yù)編程再裝到板上的工藝簡化為： 先固定器件到電路板上，再用JTAG編程，從而大大加快工程進(jìn)度。2. JTAG邊界掃描電路邊界掃描測試(Boundary Sean Test,BST)一般采用4線接口(在5線接口中，有一條為主復(fù)位信號)，也可以通過PC的RS-232接口就能模擬BST的功能。BST標(biāo)準(zhǔn)接口是用來對電路板進(jìn)行測試的，可在器件正常工作時捕獲功能數(shù)據(jù)。器件的邊界掃描單元能夠迫使邏輯追蹤引腳信號，或從器件核心邏輯信號中捕獲數(shù)據(jù)，和預(yù)期的結(jié)果進(jìn)行比較，根據(jù)比較結(jié)果給出掃描狀態(tài)，以提示用戶電路設(shè)計是否正確。典型邊界掃描測試電路的結(jié)構(gòu)如圖3-5所示。

圖3-5JTAG鏈掃描結(jié)構(gòu)示意圖

邊界掃描測試提供了一個串行掃描路徑，遵守IEEE規(guī)范的器件之間的引腳連接情況。IEEE 1149.1標(biāo)準(zhǔn)所規(guī)定的BST結(jié)構(gòu)為： 當(dāng)器件工作在JTAG BST模式時，使用4個專用的I/O引腳和一個可選引腳TRST作為JTAG引腳。這4個專用I/O引腳為TDI 、TDO、 TMS 和TCK。所有JTAG引腳的核心功能如表3-3所示。3. JTAG電路時序JTAG電路的時序如圖3-6所示，所有基于JTAG的操作都必須同步于JTAG時鐘信號TCK。在TCK的上升沿讀取或輸出有效數(shù)據(jù)，有嚴(yán)格的建立、保持時間要求，且JTAG電路追求穩(wěn)定性，因此一般情況下JTAG的時鐘不會太高。

表3-3JTAG引腳說明

引腳名名稱功 能 描 述

TDI測試數(shù)據(jù)輸入引腳JTAG指令和測試編程數(shù)據(jù)的輸入引腳，數(shù)據(jù)在TCK信號的上升沿時刻讀入TDO測試數(shù)據(jù)輸出引腳 JTAG指令和測試編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK信號的下降沿時刻讀出； 如果數(shù)據(jù)沒有輸出，則處于三態(tài)TMS測試模式選擇引腳 該數(shù)據(jù)引腳是控制信號，它決定了TAP控制器的轉(zhuǎn)換； TMS信號必須在TCK上升沿之前建立，在用戶狀態(tài)下TMS信號應(yīng)是高電平TCK測試時鐘輸入引腳 JTAG鏈路的時鐘信號，直接輸入到邊界掃描電路； 所有操作都在其上升沿或下降沿時刻發(fā)生TRST測試復(fù)位輸入引腳 用于異步初始化或復(fù)位JTAG邊界掃描電路，低電平有效

圖3-6JTAG電路的時序關(guān)系示意圖

4. FPGA芯片中JTAG掃描電路的工作流程JTAG邊界掃描測試由測試訪問端口的控制器管理，只要FPGA上電后電壓正確，且JTAG鏈路完整，則JTAG電路可立即正常工作，清空J(rèn)TAG配置寄存器等待外界響應(yīng)，整體流程如圖3-7所示。

圖3-7JTAG邊界掃描流程示意圖

TMS、TRST 和TCK引腳管理TAP控制器的操作，TDI和TDO為數(shù)據(jù)寄存器提供串行通道。TDI也為指令寄存器提供數(shù)據(jù)，然后為數(shù)據(jù)寄存器產(chǎn)生控制邏輯。對于選擇寄存器、裝載數(shù)據(jù)、檢測和將結(jié)果移出的控制信號，由測試時鐘(TCK)和測試模式(TMS)選擇兩個控制信號決定。在4線接口標(biāo)準(zhǔn)中，利用TDI、TDO、TCK、TMS 4個信號，它們合成為TAP測試處理端口(Test Access Port)； 測試復(fù)位信號(TRST，一般以低電平有效)一般作為可選的第5個端口信號。3.2.2Xilinx JTAG下載線下載線一端以JTAG的方式和FPGA/PROM芯片相連，另一端則通過USB/并口和計算機(jī)相連，為設(shè)計人員提供了由PC配置FPGA/PROM芯片的數(shù)據(jù)鏈路。本節(jié)介紹目前常用的Xilinx下載線，以及簡易下載線的制作方法。

1. Xilinx下載線介紹根據(jù)下載線和PC連接方式的不同，可以將其分為USB下載線和并口下載線兩大類。USB下載線速度快，穩(wěn)定度高，當(dāng)然價格也比較昂貴，目前Xilinx公司提供的USB下載線分為USB Ⅰ和USB Ⅱ。并口下載線根據(jù)下載速度的不同，可分為Parallel Cable Ⅳ(簡稱為PC4)和Parallel Cable Ⅲ兩類(簡稱為PC3)： PC4可適用于Xilinx公司所有芯片，速度比PC3快8倍，價格大約為USB Ⅰ下載線的1/3； PC3采用簡單的EPP模式，透傳式實現(xiàn)，成本低廉，但下載速度緩慢，且不具備配置電壓自適應(yīng)的功能，已經(jīng)不能用于Xilinx公司新型FPGA的開發(fā)，存在一定的應(yīng)用局限性。無論哪種下載線，在FPGA端都具有標(biāo)準(zhǔn)的4根JTAG接口、電源引腳以及地(VCC、GND、TCK、TMS、TDI和TDO)，共6個信號端口，也被稱為JTAG連接器。也有一種常見的10腳JTAG連接器，其中多了1個GND信號以及3根懸空信號(NC)。在實際工程中，有一條性能穩(wěn)定的下載線，不僅能避免配置錯誤(如利用PC3并口下載線配置Spartan-6、Virtex-6等容量較大的芯片時失敗概率非常高)，還能提高配置的成功率和時間(在實際中，完整正確的配置電路也不能保障每次配置都成功)。下面對Xilinx各種下載線的特點和性能進(jìn)行簡要總結(jié)，如表3-4所示，供讀者參考。

表3-4Xilinx下載線性能的簡要總結(jié)

USB下載線Parallel Cable Ⅳ下載線Parallel Cable Ⅲ下載線

器件編號HW-USB-GHW-PC4HW-PC3

連接目標(biāo)USB 1.1或USB 2.0接口PC并口(DB25)PC并口(DB25)

支持的I/O電壓1.5V、1.8V、2.5V、3.3V、5V1.5V、1.8V、2.5V、3.3V、5V3.3V、5V工作電壓需求USB總線供電總線供電或使用外部電源總線供電

硬件配置模式支持Xilinx全系列配置模式支持Xilinx全系列配置模式支持Xilinx全系列配置模式

支持的操作系統(tǒng)Windows 2000/XP/Vista/7

Red Hat Enterprise Linux Workstation 3.0&4.0

SUSE Linux 9&10

支持的芯片所有的Xilinx FPGA、CPLD、PROM

目標(biāo)較大時鐘速率24Mb/s5Mb/s是否支持在系統(tǒng)編程支持支持支持

2. PC3并行下載的電路原理圖首先對PC的打印接口進(jìn)行簡單介紹。PC上的打印接口共有25根連線(一般也稱為DB25)，如圖3-8所示。其中18~25都是地線，因此實際共有17根線，分成3類： 8根數(shù)據(jù)線，可進(jìn)行數(shù)據(jù)輸出； 5根狀態(tài)線，作為輸入； 4根控制線，作為輸出。這3組線分別由打印口的3個寄存控制器控制，即數(shù)據(jù)口、狀態(tài)口和控制口。只要對這3個寄存器讀或?qū)懀涂梢暂斎牖蜉敵鰯?shù)據(jù)。并口下載線主要完成PC并口和FPGA芯片JTAG接口之間的數(shù)據(jù)適配。Xilinx公司PC3并口下載電纜的原理圖是公開的，結(jié)構(gòu)簡單，成本低廉，有興趣的讀者可以自己動手制作，在電子市場上則一般需要數(shù)十元。下載電纜的接口電路比較簡單，簡易連接關(guān)系見圖3-8，制作時間非常短，半天時間即可。接口電路只完成了電平轉(zhuǎn)換和簡單的譯碼工作，不涉及信號時序的改變。其中74HC125為Philips公司生產(chǎn)的4輸入三態(tài)驅(qū)動器，用來增強(qiáng)信號強(qiáng)度； LED用來給出下載信息指示。詳細(xì)的元件清單如表3-5所示。下載線的供電由電路板供電，即由JTAG連接器的VCC提供，因此和電路板的距離不能太長，一般為20cm左右； 和并口連接端可以適當(dāng)延長，但也不應(yīng)當(dāng)超過1m，一般選擇50cm左右，否則容易發(fā)生下載錯誤。此外，肖特基二極管應(yīng)選取低壓降的管子，以保障下載線正常工作。